〔摘要〕根据某米波雷达特点，设计一种基于数字锁相技术的频率源。该频率合成采用数字鉴相为基础，结合三阶稳态环路和窄带低噪声混合集成压控振荡器，来提供米波段的低噪声采样时钟。通过运用ADIsimPLL软件进行仿真和设计，实现了三阶锁相频率源的低噪声特性和多路之间的稳态相位跟踪特性。最后给出了频率合成器的测试结果，包括信号的频谱测试图、跳频时间测试曲线和相位噪声测试曲线等。
〔关键词〕数字锁相，米波雷达，频率源
1 引言
随着现代雷达技术的飞速发展，作为核心部件的频率源也面临着日益严峻的挑战。低杂散、低相位噪声和稳定相位跟踪等成为频率合成器的技术发展方向。
本文介绍一种基于锁相技术的米波频率合成器的设计方法，其核心器件采用Hittite公司推出的低噪声锁相芯片ADF4107，通过3阶有源环路设计，在锁定频率的同时紧密跟踪输入参考的相位。 具有相位稳定、杂谱低、相噪低等特点。
2 ADF4107锁相芯片简介
锁相环路是一个相位误差控制系统，它比较输入信号与压控振荡器输出反馈信号之间的相位差，产生一个相对于两个信号相位差的误差电压，该误差电压经处理后去调整压控振荡器的频率(相位)。当环路锁定时输入信号与压控振荡器输出信号频差为零，相位差不再随时间变化，此时误差控制电压为一固定值，压控振荡器输出频率与输入信号频率相等。锁相环路的这一特点,使它可以实现精确的频率控制。ADF4107是美国Hittite公司的一种具有低相位、高鉴相频率的鉴频鉴相器。其内部结构如图1所示
该芯片为5 mm×6 mm、16引脚的TSSOP封装形式，底部有大面积的接地焊盘。该接地焊盘既保证了芯片良好的接地效果，也提供了芯片的散热通道(该款芯片的功耗较大，必需充分考虑芯片的散热)。该芯片的内部功能框图见图1所示，主要包括PFD与电荷泵、14-bit R计数器、双模预定标器、13-bit A计数器、6-bit B计数器及其它一些控制逻辑等，通过SPI等方式与控制电路进行通信。高集成的内部结构形式不仅使其应用时省去一些外部电路而提高了频率合成器的集成度，同时也给芯片本身带来了更为出色的相位噪声性能。
ADF4107外部参考输入最高250MHz，其鉴相频率最高支持104MHz，反馈频率支持7. 0GHz带宽，离散电荷泵VP在5V系统中可进行大范围调整。由指标看出该芯片具有较高的射频带宽可以在较高的鉴相频率鉴相，这一方面可以降低频率合成器输出信号的相位噪声，另一方面在设计环路滤波器时可适当增加环路带宽，从而可缩短锁相环的锁定时间。
该芯片的控制主要由CLK、DATA、LE和MUX等引脚来实现。CLK、DATA和LE引脚以SPI形式写入控制数据，进行配置芯片内部的寄存器详细的写操作时序图见图2所示。ADF4107芯片共有4个可配置的内部寄存器。不同的寄存器配置可以实现不同的功能，如果寄存器配置有误，可能会导致频率合成器无法正常工作，因此寄存器的配置非常重要。。MUX为多功能输出引脚，可对该引脚进行配置，输出芯片内部相对应的信号。
3 设计方案及仿真分析
该锁相合成器的原理实现框图如图3所示，其中“时钟入”为MCU控制芯片的低频工作时钟，“参考输入”为锁相环参考时钟。该方案电路实现上主要由3个部分组成：MCU控制电路、PLL和环路滤波器。MCU为ATMEL公司生产的基于MCS-51架构的8位单片机，主要为锁相芯片提供控制信号，对锁相芯片的内部寄存器进行正确配置。PLL为ADF4107锁相芯片，接收来自MCU的控制信号，内部电荷泵输出鉴相误差脉冲信号送环路滤波器，并接收经过环路滤波器滤波输出的调谐电压，最后根据该调谐电压VCO输出相应频率的信号。
3.1 输出频率计算
ADF4107芯片输出频率与输入参考信号频率的关系为
fvco=(B×P+A)fref /R
式中，B为B计数器的预设分频比，P为预定标器的预置系数，A为A计数器的预设分频比，R为R计数器的预设分频比，fref为晶振产生的参考信号频率。
实验条件下我们送入20MHz参考时钟，输出160MHz射频输出，鉴相频率为4MHz。则对应的R分频为5，N分频为40，对应寄存器B=5、A=0。
3.2 环路滤波器
环路滤波器的设计是频率合成器设计的关键，主要作用是滤除鉴相误差电压中的高频分量和噪声。环路滤波器决定了锁相输出信号的相位噪声、杂散抑制、锁定时间等重要指标，在设计时应该合理兼顾各项指标的要求。环路滤波器分无源环路和有源环路。无源环路滤波器较有源滤波的优点在于较少受外部干扰，环路噪声抑制较充分，电路结构简单，易于调整。缺点在于输出电荷泵的电压受限，一般适用于VCO调谐电压较低的应用场合。有源滤波优点在于调节电压范围较高，有源滤波的带外抑制更高，带内信号还有较大的增益可以使鉴相器工作在合适的范围。本设计中实际使用时VCO的调谐电压高于锁相芯片电荷泵供电电压，故采用了有源环路滤波器。图2给出了带宽100KHz的环路滤波器设计原理图，图3给出了这种条件下的环路增益和相位仿真曲线。
根据仿真分析该环路参数对应160MHz单点锁相有较好的合成效果。
3.3相位噪声
根据锁相环的带内相位噪声计算公式:
PNtot=PNsynth+20lgN+10lgFpfd
其中，PNtot为锁相环输出信号的带内相噪，PNsynth为锁相环的归一化带内相位基底噪声，Fpfd为鉴相频率,N为反馈信号的分频比。ADF4107在低噪声模式下，PNsynth典型值为－232 dBc/Hz，若Fpfd为4 MHz，输出信号为160MHz时，分频比为40。根据公式，带内相位噪声的理论计算如下:
PNtot=－232+20lg40+10lg(5×107)
≈－122(dBc/Hz)
4 测试结果
通过上述分析可知通过合理的优化设计，可以实现以锁相为核心合成高质量的米波段时钟合成。图4为应用于某米波雷达的频率合成电路。图5为输出信号的相位噪声测试曲线，图中偏离载频1KHz的相噪为-122dBc/Hz，噪声曲线较平滑。图6 为相位变化的时域曲线，从曲线看出一个周期的跳频时间为20us。图7 为锁相环输出信号的相位波动图，由于三阶锁相的跟踪特性，120分钟内相位波动小于±0.8o。这在阵列雷达等环境应用至关重要。
实测结构来看，该锁相电路设计基本达到设计指标，在相位噪声、跳频时间和相位波动等指标方面都有独到的优势。
4结束语
本文基于数字锁相技术，采用了低噪声电荷泵的锁相芯片ADF4107，实现了米波段低杂散、低相位噪声的频率合成器的设计。实验测试结果表明该频率合成器性能突出，3阶环路滤波简洁有效。该锁相环电路已成功应用于某米波段雷达，取得良好的性能和较高的经济效应。
参考文献
（1）张厥盛，郑继禹，万心平，锁相技术 〔M〕，200
（2）唐伟杰，王森章， ADF4107在射频电路中的应用〔J〕，微处理机，2008，6(3)：16～18
（3） 方立军，相位噪声对脉冲多普勒雷达性能的影响〔J〕，现代雷达，1999，21（1）：83～88
（4）王俊，锁频环辅助下锁相环的跟踪误差分析〔J〕，北京理工大学学报，2011，7：838～843 |
